13. SR Latch, SR Flip Flop

 

13. 1. SR래치(SR Latch)

 

- 조합논리회로에서 출력은 현재 입력의 조합에 의해서만 결정되지만, 순서논리회로에서는 현재 입력의 조합과 입력이 인가되는 시점의 회로상태의 영향을 받아 출력이 결정됩니다.

 

- 플립플롭(Flip Flop): Clock 에 따라 정해진 시점에서의 입력을 샘플하여 출력에 저장하는 동기식 순서논리소자.

 

- 래치(Latch): Clock에 상관없이 모든 입력을 계속 감시하다가 언제든지 출력을 변화시키는 비동기식 순서논리소자.

 

- Flip Flop and Latch도 Gate로 구성되지만 조합논리회로와는 다르게, Feedback이 존재합니다.

 

 

- SR Latch는 S(Set), R(Reset)으로 표시된 2개의 입력과, Q, Q’으로 표시된 2개의 출력이 있으며, Q, Q’은 서로 complement 가 되야 정상상태가 됩니다.

 

1) NOR Gate로 구성된 SR Latch.

 

S	R	Q(t + 1)
0	0	Q(t)
0	1	0
1	0	1
1	1	Denial

 

- S = R = 1이면 Q = 0, Q’ = 0이 되므로 정상적으로 동작하지 못하게 됩니다.

 

 

 

 

2) NAND Gate로 구성된 SR Latch.

 

S’	R’	Q(t + 1)
0	0	Denial
0	1	1
1	0	0
1	1	Q(t)

 

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13. 2. SR Flip Flop

 

- Gated SR Flip Flop: NAND Gate SR Latch 앞에 2개의 NAND Gate를 연결하고, Enable 신호를 인가한 회로.

 

- EN = 0 이면, Flip Flop의 Output Q, Q’은 변하지 않습니다.

 

EN	Q(t)	S	R	Q(t + 1)
1	0	0	0	0
1	0	0	1	0
1	0	1	0	1
1	0	1	1	Denial
1	1	0	0	1
1	1	0	1	0
1	1	1	0	1
1	1	1	1	Denial

(Truth Table of SR Flip Flop)

 

- Characteristics Equation: Q(t + 1) = S + R’Q(t), SR = 0.

 

 

 

- Flip Flop의 동작시간보다 EN의 지속시간이 길게 되면, Flip Flop은 여러 차례 동작이 수행될 수 있고 따라서 예측하지 못한 동작을 할 여지가 있습니다. 이러한 문제를 해결하는 한 방법으로 Edge Trigger가 있습니다. EN을 쓰는 방법을 Level Trigger라고 부릅니다.

 

- Edge Trigger: Clock이 0 -> 1(Leading Edge), 1 -> 0(Trailing Edge)으로 변하는 순간에만 입력을 받아들이게 하는 방법.

 

- 일반적으로 Edge Trigger를 해야 Flip Flop이라 부르고, Level Trigger or 클록을 사용하지 않으면 Latch라고 부릅니다.

 

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